Поведінкова модель інтегрального маршрутизатора
Основний зміст сторінки статті
Анотація
Розглянуто функціональні блоки, архітектура та особливості конструкції маршрутизаторів для мереж на кристалі Створено поведінкову модель інтегрального маршрутизатора. Проведено дослідження її характеристик
Блок інформації про статтю
Ця робота ліцензується відповідно до Creative Commons Attribution 4.0 International License.
Автори, які публікуються у цьому журналі, погоджуються з наступними умовами:- Автори залишають за собою право на авторство своєї роботи та передають журналу право першої публікації цієї роботи на умовах ліцензії Creative Commons Attribution License, котра дозволяє іншим особам вільно розповсюджувати опубліковану роботу з обов'язковим посиланням на авторів оригінальної роботи та першу публікацію роботи у цьому журналі.
- Автори мають право укладати самостійні додаткові угоди щодо неексклюзивного розповсюдження роботи у тому вигляді, в якому вона була опублікована цим журналом (наприклад, розміщувати роботу в електронному сховищі установи або публікувати у складі монографії), за умови збереження посилання на першу публікацію роботи у цьому журналі.
- Політика журналу дозволяє і заохочує розміщення авторами в мережі Інтернет (наприклад, у сховищах установ або на особистих веб-сайтах) рукопису роботи, як до подання цього рукопису до редакції, так і під час його редакційного опрацювання, оскільки це сприяє виникненню продуктивної наукової дискусії та позитивно позначається на оперативності та динаміці цитування опублікованої роботи (див. The Effect of Open Access).
Посилання
T. Bjerregaard and S. Mahadevan, “A survey of research and practices of Network-on-chip”, ACM Computing Surveys, vol. 38, no. 1, p. 1, Jun. 2006. doi: 10.1145/1132952.1132953
F. Angiolini, P. Meloni, S. M. Carta, L. Raffo, and L. Benini, “A Layout-Aware Analysis of Networks-on-Chip and Traditional Interconnects for MPSoCs”, IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 26, no. 3, pp. 421–434, Mar. 2007. DOI:10.1109/TCAD.2006.888287
H. G. Lee, N. Chang, U. Y. Ogras, and R. Marculescu, “On-chip communication architecture exploration: A quantitative evaluation of point-to-point, bus, and network-on-chip approaches”, ACM Transactions on Design Automation of Electronic Systems, vol. 12, no. 3, pp. 1–20, Aug. 2007.DOI: 10.1145/1255456.1255460
W. J. Dally and B. Towles, “Route packets, net wires: on-chip inteconnectoin networks”, in Proceedings of the 38th conference on Design automation - DAC ’01, Las Vegas, Nevada, United States, 2001, pp. 684–689. DOI:10.1145/378239.379048
D. Atienza, F. Angiolini, S. Murali, A. Pullini, L. Benini, and G. De Micheli, “Network-on-Chip design and synthesis outlook”, Integration, vol. 41, no. 3, pp. 340–359, May 2008. DOI:10.1016/j.vlsi.2007.12.002
R. Marculescu and P. Bogdan, “The Chip Is the Network: Toward a Science of Network-on-Chip Design”, Foundations and Trends® in Electronic Design Automation, vol. 2, no. 4, pp. 371–461, Jan. 2007. DOI:10.1561/1000000011
F. Moraes, N. Calazans, A. Mello, L. Möller, and L. Ost, “HERMES: an infrastructure for low area overhead packet-switching networks on chip”, Integration, vol. 38, no. 1, pp. 69–93, Oct. 2004. DOI: 10.1016/j.vlsi.2004.03.003
A. Ehliar and D. Liu, “An FPGA Based Open Source Network-on-Chip Architecture”, in 2007 International Conference on Field Programmable Logic and Applications, Amsterdam, Netherlands, 2007, pp. 800–803. DOI:10.1109/FPL.2007.4380772
W. Dally, “Performance analysis of k-ary n-cube interconnection networks”, vol. 39, no. 6, pp. 775–785, Jun. 1990. DOI:10.1109/12.53599
M. Karol, M. Hluchyj, and S. Morgan, “Input Versus Output Queueing on a Space-Division Packet Switch”, IEEE Transactions on Communications, vol. 35, no. 12, pp. 1347–1356, DOI: 1987. 10.1109/TCOM.1987.1096719
W. Dally, “Virtual-channel flow control”, IEEE Transactions on Parallel and Distributed Systems, vol. 3, no. 2, pp. 194–205, Mar. 1992. DOI:10.1109/71.127260
V. Olifer and N. Olifer, Computer networks. Principles, technologies, protocols, St. Petersburg: Peter, 2007, p. 958.
W. Dally, Principles and Practices of Interconnection Networks, San Francisco: Morgan Kaufmann Publishers, 2004, p. 550.
L.-S. Peh and W. Dally, “A delay model and speculative architecture for pipelined routers”, in Proceedings HPCA Seventh International Symposium on High-Performance Computer Architecture, Monterrey, Mexico, 2001, pp. 255–266. doi: 10.1109/HPCA.2001.903268
