Метод параметричної оптимізації багатоядерних процесорів

Основний зміст сторінки статті

В.Ш. Меликян
А. М. Погосян
А.А. Дургарян
Л.П. Петросян
М.М. Симонян

Анотація

Пропонується алгоритм оптимізації енергоспоживання (ОЭ) на посттопологічному етапі проектування. Одночасно застосовуються методи калібрування логічних елементів і багатопорової оптимізації. Головними перевагами запропонованого методу є швидка дія та мінімальний вплив на початкове розміщення і трассировку. Свободную площадь, образованную вследствии оптимізації, пропонується заповнити емкостними ячейками, які зменшують помехи через цепь питания. Застосування алгоритму забезпечує зменшення статичної та динамічної споживаної енергії відповідно на 19% і 11% для восьмиядерного процесора OpenSPARC. Запропоноване рішення перевершує існуючі алгоритми за швидкістю оптимізації приблизно на 29%, уступая им по эффективности ОЭ всего на 2-5%

Блок інформації про статтю

Як цитувати
Меликян, В. ., Погосян, А. М. ., Дургарян, А. ., Петросян, Л. ., & Симонян, М. . (2011). Метод параметричної оптимізації багатоядерних процесорів. Електроніка та Зв’язок, 16(3), 126–130. https://doi.org/10.20535/2312-1807.2011.16.3.266228
Розділ
Електронні системи

Посилання

K. Michael and F. David, Low Power Methodology Manual for System-on-Chip Design, Springer, 2007.

B. Swarup and M. Saibal, Low-Power Variation Tolerant Design in Nanometer Silicon, Springer, 2011, p. 456.

C. Kyu-won and C. Abhijit, “UDSM (UItra-Deep SubMicron)-Aware Post-Layout Power Optimization for Ultra Low-Power CMOS VLSl”, ISLPED’03, pp. 72–77, 2003.

M. Ketkar and S. S. Sapatnekar, “Standby power optimization via transistor sizing and dual threshold voltage assignment”, in Proceedings of the 2002 IEEE/ACM international conference on Computer-aided design - ICCAD ’02, San Jose, California, 2002, pp. 375–378. DOI:10.1145/774572.774628

K. Ken, Power Supply Noise Reduction, 2004. www.designers-guide.org

Design Compiler User Guide, 2010, p. 399.

IC Compiler User Guide, 2010, p. 100.

Y. Liu and J. Hu, “A new algorithm for simultaneous gate sizing and threshold voltage assignment”, in Proceedings of the 2009 international symposium on Physical design - ISPD ’09, San Diego, California, USA, 2009, p. 27. DOI:10.1145/1514932.1514940