Енергоефективний, малошумний контур фазової автосинхронізації 2-5 ГГц
Основний зміст сторінки статті
Анотація
Запропоновано рішення для системи фазового автопідстроювання частоти (ФАПЧ) з низьким енергоспоживанням та шумовими характеристиками. Сигнали активації та деактивації ФАПЛ розглянуті на системному рівні. Впроваджена техніка значно покращує енергозбереження та зменшує випадкові зміни фази. В результаті вдалося зменшити витрати енергії та фазовий шум приблизно на 35-38% при збільшенні площі робочої поверхні приблизно на 17%
Блок інформації про статтю
Ця робота ліцензується відповідно до Creative Commons Attribution 4.0 International License.
Автори, які публікуються у цьому журналі, погоджуються з наступними умовами:- Автори залишають за собою право на авторство своєї роботи та передають журналу право першої публікації цієї роботи на умовах ліцензії Creative Commons Attribution License, котра дозволяє іншим особам вільно розповсюджувати опубліковану роботу з обов'язковим посиланням на авторів оригінальної роботи та першу публікацію роботи у цьому журналі.
- Автори мають право укладати самостійні додаткові угоди щодо неексклюзивного розповсюдження роботи у тому вигляді, в якому вона була опублікована цим журналом (наприклад, розміщувати роботу в електронному сховищі установи або публікувати у складі монографії), за умови збереження посилання на першу публікацію роботи у цьому журналі.
- Політика журналу дозволяє і заохочує розміщення авторами в мережі Інтернет (наприклад, у сховищах установ або на особистих веб-сайтах) рукопису роботи, як до подання цього рукопису до редакції, так і під час його редакційного опрацювання, оскільки це сприяє виникненню продуктивної наукової дискусії та позитивно позначається на оперативності та динаміці цитування опублікованої роботи (див. The Effect of Open Access).
Посилання
J. Huang, L. Tao and Z. Li, "A low-jitter and low-power clock generator," 2010 10th IEEE International Conference on Solid-State and Integrated Circuit Technology, 2010, pp. 385-387, doi: 10.1109/ICSICT.2010.5667706.
Dasnurkar S., Abraham J. “PLL lock time prediction and parametric testing by lock waveform characterization”, IEEE 16th International Mixed-Signals, Sensors and Systems Test Workshop, Jul 2010, pp.1-5.
S. P. Bruss and R. R. Spencer, "A 5GHz CMOS PLL with low KVCO and extended fine-tuning range," 2008 IEEE Radio Frequency Integrated Circuits Symposium, 2008, pp. 669-672, doi: 10.1109/RFIC.2008.4561526.
Roland E. Best, Phase-Locked Loops design, simulation and applications,McGraw-Hill, 2003, p. 417 ISBN-10: 0071412018
Kuhyunk K., Kaushik R. Variation Resilient Low-Power Circuit Design Methodology using On-Chip Phase locked Loop, DAC, p. 934-939, Jun. 2007
K. Roy, S. Mukhopadhyay and H. Mahmoodi-Meimand, "Leakage current mechanisms and leakage reduction techniques in deep-submicrometer CMOS circuits," in Proceedings of the IEEE, vol. 91, no. 2, pp. 305-327, Feb. 2003, doi: 10.1109/JPROC.2002.808156.
Masanori K., Hiroaki S. Phase-adjustable error detection flip-flops with 2-stage hold driven optimization and slack based grouping scheme for dynamic voltage scaling, DAC, Jun. 2008
HSPICE Applications Manual, Synopsys Inc, p.196, 2010
