Метод параметричної оптимізації багатоядерних процесорів
Основний зміст сторінки статті
Анотація
Пропонується алгоритм оптимізації енергоспоживання (ОЭ) на посттопологічному етапі проектування. Одночасно застосовуються методи калібрування логічних елементів і багатопорової оптимізації. Головними перевагами запропонованого методу є швидка дія та мінімальний вплив на початкове розміщення і трассировку. Свободную площадь, образованную вследствии оптимізації, пропонується заповнити емкостними ячейками, які зменшують помехи через цепь питания. Застосування алгоритму забезпечує зменшення статичної та динамічної споживаної енергії відповідно на 19% і 11% для восьмиядерного процесора OpenSPARC. Запропоноване рішення перевершує існуючі алгоритми за швидкістю оптимізації приблизно на 29%, уступая им по эффективности ОЭ всего на 2-5%
Блок інформації про статтю
Ця робота ліцензується відповідно до Creative Commons Attribution 4.0 International License.
Автори, які публікуються у цьому журналі, погоджуються з наступними умовами:- Автори залишають за собою право на авторство своєї роботи та передають журналу право першої публікації цієї роботи на умовах ліцензії Creative Commons Attribution License, котра дозволяє іншим особам вільно розповсюджувати опубліковану роботу з обов'язковим посиланням на авторів оригінальної роботи та першу публікацію роботи у цьому журналі.
- Автори мають право укладати самостійні додаткові угоди щодо неексклюзивного розповсюдження роботи у тому вигляді, в якому вона була опублікована цим журналом (наприклад, розміщувати роботу в електронному сховищі установи або публікувати у складі монографії), за умови збереження посилання на першу публікацію роботи у цьому журналі.
- Політика журналу дозволяє і заохочує розміщення авторами в мережі Інтернет (наприклад, у сховищах установ або на особистих веб-сайтах) рукопису роботи, як до подання цього рукопису до редакції, так і під час його редакційного опрацювання, оскільки це сприяє виникненню продуктивної наукової дискусії та позитивно позначається на оперативності та динаміці цитування опублікованої роботи (див. The Effect of Open Access).
Посилання
K. Michael and F. David, Low Power Methodology Manual for System-on-Chip Design, Springer, 2007.
B. Swarup and M. Saibal, Low-Power Variation Tolerant Design in Nanometer Silicon, Springer, 2011, p. 456.
C. Kyu-won and C. Abhijit, “UDSM (UItra-Deep SubMicron)-Aware Post-Layout Power Optimization for Ultra Low-Power CMOS VLSl”, ISLPED’03, pp. 72–77, 2003.
M. Ketkar and S. S. Sapatnekar, “Standby power optimization via transistor sizing and dual threshold voltage assignment”, in Proceedings of the 2002 IEEE/ACM international conference on Computer-aided design - ICCAD ’02, San Jose, California, 2002, pp. 375–378. DOI:10.1145/774572.774628
K. Ken, Power Supply Noise Reduction, 2004. www.designers-guide.org
Design Compiler User Guide, 2010, p. 399.
IC Compiler User Guide, 2010, p. 100.
Y. Liu and J. Hu, “A new algorithm for simultaneous gate sizing and threshold voltage assignment”, in Proceedings of the 2009 international symposium on Physical design - ISPD ’09, San Diego, California, USA, 2009, p. 27. DOI:10.1145/1514932.1514940
