Лінійне розміщення осередків цифрових інтегральних схем з урахуванням резервів затримок у ланцюгах
Основний зміст сторінки статті
Анотація
Запропоновано метод лінійного розміщення стандартних осередків цифрових інтегральних схем (ІС), заснований на попередньому тимчасовому аналізі схеми та визначенні лінійних координат, що відповідають нижній та верхній межі затримки сигналу в ланцюгах. Визначення попередніх лінійних координат розміщення осередків здійснюється за середньозваженим значенням віддаленості від лінійних координат нижніх меж затримки сигналу, інцидентних відповідному осередку ланцюгів. Як ваги фігурують резерви часу відповідних ланцюгів. Остаточне розміщення осередків провадиться лінійним переміщенням координат осередків до усунення перекриттів осередків
Блок інформації про статтю
Ця робота ліцензується відповідно до Creative Commons Attribution 4.0 International License.
Автори, які публікуються у цьому журналі, погоджуються з наступними умовами:- Автори залишають за собою право на авторство своєї роботи та передають журналу право першої публікації цієї роботи на умовах ліцензії Creative Commons Attribution License, котра дозволяє іншим особам вільно розповсюджувати опубліковану роботу з обов'язковим посиланням на авторів оригінальної роботи та першу публікацію роботи у цьому журналі.
- Автори мають право укладати самостійні додаткові угоди щодо неексклюзивного розповсюдження роботи у тому вигляді, в якому вона була опублікована цим журналом (наприклад, розміщувати роботу в електронному сховищі установи або публікувати у складі монографії), за умови збереження посилання на першу публікацію роботи у цьому журналі.
- Політика журналу дозволяє і заохочує розміщення авторами в мережі Інтернет (наприклад, у сховищах установ або на особистих веб-сайтах) рукопису роботи, як до подання цього рукопису до редакції, так і під час його редакційного опрацювання, оскільки це сприяє виникненню продуктивної наукової дискусії та позитивно позначається на оперативності та динаміці цитування опублікованої роботи (див. The Effect of Open Access).
Посилання
Talus Automated Chip Creation Methodology Magma Design Automatin 1650 Technology Drive San Jose, CA 95110: Copyright © 2006 Magma Design Automation, Inc. www.magmada.com.-San Jose, 2006.- 12
N.A. Sherwani, Algorithms for VLSI Physical Design Automation. Intel Corporation, Kluwer Academic Publishers, 1999, p. 572.
Digital Standard Cell Library, SAED_EDK90_CORE DATABOOK: © 2008 SYNOPSYS ARMENIA Educational Department, Yerevan, 2008, p. 96
